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图示时序逻辑电路是一个( )。 附:触发器的逻辑状态表为:
图示时序逻辑电路是一个( )。 附:触发器的逻辑状态表为:
admin
2022-08-02
13
问题
图示时序逻辑电路是一个( )。
附:触发器的逻辑状态表为:
A、左移寄存器B、右移寄存器C、异步三位二进制加法计数器D、同步六进制计数器
选项
A、左移寄存器
B、右移寄存器
C、异步三位二进制加法计数器
D、同步六进制计数器
答案
C
解析
由图可知,三个触发器触发脉冲来自不同信号,且为上升沿触发,应为上升沿触发的异步计数器。
转载请注明原文地址:https://tihaiku.com/jzgc/2445089.html
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基础知识水利水电题库水利水电土木工程师分类
基础知识水利水电
水利水电土木工程师
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